| 台湾交通大学（National Chiao-Tung University）在2005年11月1日于台湾新竹举行的国际学会“A-SSCC 2005”上发表了以低耗电为特征的H.264/MPEG-4 AVC，以下简称H.264解码电路。模拟测试证实，在对QCIF尺寸、30帧/秒的图像进行解码时的耗电为865μW。工作频率为1.2MHz。该大学目前正在利用试制芯片对实际耗电进行评测。
为了降低耗电，该大学尝试了大幅减少内存电路耗电的电路构成及处理步骤。通过将解码处理所需要的内存空间分为3个等级，分别准备各自最佳的内存容量。该大学将分为3个级别的内存分别称为“宏模块内存（Macroblock Memory）”、“片式内存（Slice Memory）”及“帧内存（Frame Memory）”。
宏模块内存主要用于保存进行动作补偿等的单位模块的16×16像素的数据，为这一用途分配了12KB的SRAM。片式内存主要用于保存宏模块附近的图像数据，为这一用途分配了129KB。帧内存用于保存现有帧和参照帧。此次采用了2个128MB的SDRAM，以及与芯片外部连接的构成。据台湾交通大学介绍，内存电路的耗电比现有构成减少了50%。
除采用上述措施来减少耗电之外，还进行了其它改进，比如利用管线同时处理4×4像素和16×16像素的动作补偿；通过在减少去块效应滤波器（Deblocking Filter）的开销上加大研究力度等措施来提高吞吐量。此次开发成功的解码电路的构成在应用于HDTV图像时，也可有望降低耗电。试制芯片采用0.18μm工艺的CMOS技术生产。芯片尺寸为3.36mm×3.36mm。 | 
